（原标题：3D芯片搭搭网，太热了）
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来 源： 内容编译自semiengineering 。
要管理多芯片组件中的热应力和机械应力，需要详细了解器件的使用方式和使用地点、封装方式，以及在预期寿命期间的任何时间点应力可能导致的问题。
这包括从工作负载相关的热梯度到机械和电应力等各种因素，这些因素会随着老化效应（例如电迁移和介电击穿）的出现而变得更加明显。目前最先进的GPU运行功率约为500瓦，但随着人工智能应用中晶体管利用率的提高，这一数值可能会攀升至1000瓦/平方厘米，从而导致散热尤为困难。反过来，由于材料间的热不匹配，这会导致机械变形——翘曲、开裂和分层。
过去，热建模和管理通常是分开的任务，与电路设计和计算架构相关，但在多芯片组件中，它们需要一起解决。
西门子EDA Calibre 3D IC解决方案产品管理高级总监John Ferguson表示：“大家关注的主要问题是可靠性问题。这主要源于制造过程，芯片组装、加热和冷却过程中，各种材料的膨胀和收缩速率各不相同。这会导致分层，进而造成芯片分离。连接可能会因此失效，这是一个非常严重的问题。”
电应力带来了另一项挑战。“从90纳米工艺时代我们就知道，即使是很小的应力——比如栅极与扩散层边缘或阱边缘的距离——也会影响电学特性，最终可能影响时序，”弗格森说道。“现在，各种材料带来的额外应力，以及在芯片上钻孔，都增加了设计难度。芯片上的凸起和其他各种结构会以不同的速率膨胀和收缩，即使它们在使用过程中不会发生变化——尽管它们可能在某种程度上会发生变化。问题是，这些变化是否属于噪声？我们目前还不清楚，但我们知道某些应力会改变硅的晶格结构。一些电子之间的距离会更近，而另一些则会更远。这会扰乱一切。未来很多工作将集中在如何从中吸取教训并制定新的设计规则。你可能并不总是需要进行广泛的分析，但现在我们需要了解我们所拥有的。”
另一个挑战是多芯片系统中的应力相互依存。机械应力会影响热应力，反之亦然。“在半导体制造过程中，组装阶段，首先要构建基板，然后在上面放置另一个芯片，在高温下焊接，最后冷却，”Ansys（现为Synopsys的一部分）首席产品经理Lang Lin说道。“这个过程会重复进行，每一层都要重复。在这个过程中，系统会经历热循环，这会拉伸材料，使整个系统产生应力。这种应力必须达到极限。如果一直拉伸，就会损坏系统，因此我们需要解答的一个问题是，3D-IC能否承受制造过程中热循环产生的应力。”
要考虑这一点，就需要更深入的建模。“整个制造过程都可以用模型进行模拟，温度也可以作为系统的一个参数，”林说。“这意味着我们可以构建一个应力模型，这是一个动态模型，这样从步骤1到步骤100，你就可以看到系统应力行为的演变过程。”
代工厂的数据也需要考虑在内。EDA 工具提供商与代工厂密切合作，以 PDK 的形式向设计团队提供这些数据，但应力数据是最近才加入的。
林指出：“应力现在是铸造厂关注的重点。每家.晶圆厂厂都认识到在制造过程中考虑应力和翘曲分析的重要性。他们会为我们提供指导，例如材料属性。他们会展示如何对每个部件进行建模，例如温度循环顺序。我们从铸造厂获得的数据越多，就越能让仿真结果与制造设备的数字孪生模型相匹配。”
还有许多其他应力来源。“其中之一是制造和组装过程，在这个过程中会发生热循环，” Synopsys产品管理高级总监 Amlendu Shekhar Choubey 表示。“不同的材料以不同的方式参与其中，有些冲击是无法恢复的，因为它们无法回到原来的状态，因此所有这些因素都必须在设计过程中加以考虑。此外，还必须考虑整个堆叠的结构完整性。例如，混合键合或焊接键合。它们会因为不同材料的膨胀系数而断裂吗？它们会发生错位吗？在进行设计时，如何将所有这些因素考虑在内，并留出足够的裕量，以确保器件在经过所有这些过程后仍能保持结构完整性？”
组装完成后，必须对材料和器件性能进行建模，以确定器件在应力作用下的表现。“在一定范围内，所有器件属性都存在分布，例如在独立硅片上搭搭网，但当它经历所有这些循环后，这种分布范围会发生怎样的变化？在设计中应该预留多少裕量来考虑这些变化？”Choubey说道。“换句话说，制造和组装过程会影响结构完整性和器件性能。”
先进的封装技术会改变并加剧集成电路的散热方式。设计团队需要格外注意并模拟任何额外的影响。“忽略这些影响或对其进行不恰当的建模会导致可靠性和性能问题，”是德科技（Keysight Technologies）首席应用开发工程师兼科学家马特·奥扎拉斯（Matt Ozalas）表示。
前几代硬件由片上热源组成，这些热源通过精心设计的背面热接地路径（通常是热通孔和环氧树脂）散发热量，从而产生可预测的低热阻，可以简单地建模为被动的“集总元件”电阻器/电容器网络。
“设计人员过去可以利用一些简单的经验法则和基础数学计算——例如，在电子表格中——来大致估算集成电路的热性能，”奥扎拉斯解释道。“3D堆叠技术从两个方面改变了这一点。首先，散热路径变得更加复杂。如果将集成电路翻转到封装上，热量会通过凸点互连传递，而这些互连并非专门为散热而设计。这意味着它们的导热系数（R）可能更高，而且导热系数的变化幅度也可能比以往更大，尤其是在多层垂直堆叠的情况下。此外，以往行之有效的‘简单’方法不再适用于模拟芯片的热应力。”
更复杂的是，多芯片堆叠中不同层级可能出现新的热源。因此，热量会级联扩散，热源之间也会相互影响。“例如，IC 1 上的热源会影响 IC 2 上晶体管的电性能，”Ozalas 说道。“这些变化的影响在于，现在需要进行电热仿真，同时考虑电路的电性能和热性能，因为这种模式不再能用简单的无源 RC 网络来建模。这更加复杂，需要从代工厂获取更多数据，例如多种 IC 和封装技术的热堆叠结构和材料特性，而不仅仅是您设计中使用的特定 IC 技术。”
热应力问题
热应力是一个系统性问题。它始于单个芯片，然后扩散到其他芯片、封装、PCB 和系统外壳。而在实际的 3D 打印集成电路中，这些问题的解决难度更大。
“大家都知道，过去热分析主要集中在封装、PCB和系统层面，” Cadence高级软件工程总监Albert Zeng在今年的设计自动化大会（DAC）的一个小组讨论中说道。“但现在，由于3D-IC技术的出现，单芯片的功耗变得如此之大，以至于所有芯片设计公司都必须考虑散热问题。例如，在设计3D-IC的早期阶段，比如设计布局或堆叠结构时，他们必须尽早进行热分析，以便在一开始就找到更有利于散热的更优系统架构。”
热控制涉及从芯片到数据中心的各个层面。“人们开始进行越来越多的热分析，以测试其热管理系统的响应情况，”曾先生说。“因此，我们看到芯片端的热分析需求日益增长，瞬态功耗分析也同样重要。另一个趋势是，热效应不仅仅影响芯片键合。特别是对于3D集成电路，还存在热应力，因此也需要进行热分析，因为热应力可能会对时序和功耗产生影响。所以在芯片端，热分析成为多阶段分析的核心，所有不同的工具——例如功耗分析、时序分析甚至应力分析——都必须与热效应和反馈相互作用。”
在任何多芯片组件中，堆叠两个或多个有源芯片都会导致热应力。如果来自较低芯片的热量是通过多层硅片而不是一层薄薄的封装材料散发出去的，那么热量将面临更高的热阻。
Arteris产品管理和营销总监 Rick Bye 表示：“如果建筑师能够独立于包装专家使用热建模工具，系统设计和物理分区选择将会更加高效有效。” “这将使他们能够权衡布局方案中热点IP的位置，包括其垂直位置（即，位于哪个芯片上）以及在每个芯片上放置热点IP的具体位置。与单片设计相比，3D芯片堆叠结构更容易产生机械应力，因为堆叠芯片之间存在不同的悬垂和下垂，并且连接芯片的硅通孔（TSV）的位置也可能各不相同，可能高达数千个。此外，芯片的厚度也会有显著变化，为了容纳TSV，上层芯片需要比典型的单片芯片薄得多。与热建模类似，任何经验丰富的封装工程师都应该能够有效地对这样的系统进行建模，但真正需要的是一种工具，使器件架构师能够轻松地权衡物理分区，从而影响芯片的相对尺寸、悬垂或下垂以及TSV的位置，最终找到机械性能最佳、应力最小的实现方案。”
在3D集成电路中，跨芯片边界的数据传输面临诸多挑战。设计人员必须避免引入瓶颈以限制性能，同时又不能在芯片布局中引入过多占用面积的硅通孔（TSV）。“这就需要一种能够感知多芯片的互连架构或片上网络（NoC）IP设计工具，使架构师能够在不同的物理和逻辑分区以及不同的芯片间连接选项之间进行高层次的权衡，”Bye说道。
器件性能受应力影响
器件投入使用后，不同的芯片升温速率不同。由于材料和负载的不同，它们对热量的响应也会有所不同。
Synopsys公司的Choubey表示：“即使在制造过程之后，风险依然存在。这意味着设计团队需要确保这种热机械应力不会造成任何结构问题，并确保触点保持完好。他们还需要了解，不同的芯片会承受不同的温度和应力，这将影响芯片内器件的性能。模拟温度的影响并不难，我们在这方面已经做了很长时间了。即使在单片设计中，精确的仿真也大有裨益，因为这样就能知道需要模拟的确切温度，从而将计算量控制在可控范围内。”
所有形式的应力都会影响器件性能。“假设芯片堆叠中有两个芯片，其中一个比另一个温度更高，”Choubey说道，“如果它们的膨胀系数不同，那么这些芯片承受的应力也会不同。这种应力，加上温度的影响，会影响器件和芯片的性能。我们该如何建模呢？这是应力研究的另一个新兴领域。我还没看到多少客户在为此苦恼，以及如何建模。我们仍在研究温度的影响并建立温度影响的模型，但应力是影响器件性能的另一个因素，需要进行建模和仿真。”
缓解3D-IC设计中的应力
芯片堆叠是行业内一个快速发展的领域，也是EDA工具供应商的活跃市场。所有这些都对芯片堆叠至关重要，尤其是在完整的3D-IC设计中。
“工程师们才华横溢，不断创新，开发出各种新颖有趣的方法来排出异构封装中的热量，”是德科技的奥扎拉斯指出。“通过运行电热仿真和执行高级热建模，工程师们能够设计出更高效的物理组件，将热量从3D集成电路封装中排出，因此通孔和互连结构也在不断改进和发展。此外，还有一些更独特的方法。最近的一个例子是微流体冷却，它将去离子水等物质泵入通孔结构内部的微型喷嘴和管道中，从而在集成电路的发热源处主动排出热量。这给建模工作增加了更多需要考虑的因素，因为现在必须考虑流体流动等因素。但与被动散热技术相比，这种方法具有更高的效率，因为它无需像散热器那样占用巨大的面积，而且可以在热量源处将其排出，防止热量扩散并影响设计的其他部分。”
ChipAgents首席执行官 William Wang也认同 3D-IC 设计引入了传统 2D 设计之外的全新应力因素，这些因素包括堆叠芯片的热机械应变、芯片间延迟、TSV 和微凸点带来的耦合挑战，以及跨层时序/功耗收敛的复杂性。“这些应力使得 RTL 级别的设计验证更加复杂，因为早期模型很少能捕捉到诸如翘曲或 TSV 开裂等下游可靠性问题。从工具角度来看，EDA 供应商正在添加考虑热效应和应力的布局、提取和多芯片签核流程，但他们严重依赖于精确的代工厂数据，例如材料属性、TSV 寄生参数和考虑应力的紧凑模型。对于前端团队而言，这意味着必须将抽象的芯片间时序/功耗模型集成到 RTL 仿真和验证中。”
人工智能在这里也发挥着越来越重要的作用。ChipAgents 和其他公司开发的新工具可以通过自动生成应力感知测试平台、将 RTL 意图与物理效应关联起来，并提出可最大限度减少芯片间应力的分区策略，从而加速分析。
结论
鉴于光罩的限制以及对更快处理更多数据、更高性能的不断需求，多芯片组装势在必行。同样，各种类型的应力，无论是单独存在还是共同作用，也都是不可避免的。
“有些热封装工程师已经处理这个问题很多年了，但他们通常不在芯片设计的核心领域。如今，芯片设计的核心人员必须在整个设计过程中，甚至在布局规划的早期阶段就考虑散热问题，”Synopsys旗下Ansys的产品营销总监Marc Swinnen指出。“你打算如何分配这些芯片？如何放置它们？你需要在早期阶段就掌握一些相当可靠的热数据，否则最终可能会出现无法挽回的糟糕情况，不得不从头开始，重新进行整个布局，因为散热方面出了问题。所以，这并非是最后时刻才检查的‘一切正常吗？’，而是设计流程的一部分。而且，这涉及到他们并不熟悉的物理原理。需要从代工厂获取更多数据，这无疑需要一个学习过程。另一方面，这些工具已经很成熟，而且运行良好。”
西门子EDA的弗格森补充道，芯片组（chiplet）的情况会更加复杂。“如果你把两个相同的芯片组封装到3D封装中，它们的表现可能不同，因为它们承受的应力、温度或其他影响因素都不同。仅仅因为它们单独工作正常，并不意味着它们适用于任何情况。你必须注意并采取保护措施，确保它们处于你需要的位置。”
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